Description
Je prsente une nouvelle conception d’un additionneur fUll 1 bit avec un style de conception hybride-CMOS. Mon approche permet d’obtenir des oprations faible consommation d’nergie dans une technologie de 90 nm. Le style de conception hybride-CMOS utilise divers circuits CMOS de style logique pour construire de nouveaux additionneurs complets avec les spcifications souhaites. Le nouveau circuit d’additionneur complet SERF (FA) optimis pour un fonctionnement trs faible consommation d’nergie est bas sur des portes XOR modifies avec un gating d’horloge pour minimiser la consommation d’nergie. Il gnre galement des sorties oscillation complte simultanment. Le nouveau circuit d’additionneur complet fonctionne avec succs basse tension avec une excellente intgrit du signal. Le nouvel additionneur affiche de meilleures mesures de puissance et de dlai par rapport aux additionneurs standard. Pour valuer les performances du nouvel additionneur complet dans un circuit rel, nous avons ralis des compresseurs 4-2,5-2,5-3,7-2,11-2,15-4,31-5 qui sont essentiellement utiliss dans les modules multiplicateurs des filtres DSP. Les rsultats de la simulation utilisant la technologie CMOS 90nm standard sont fournis. Les rsultats de la simulation montrent une rduction de 5 20 % de la puissance et du dlai pour une frquence de 50 MHz et une plage de tensions d’alimentation de 1,1 V.
